過去，在系統(tǒng)時鐘低于50MHz的電路板設(shè)計中，信號完整性(SI)問題并不突出，在設(shè)計后期做適當(dāng)?shù)男薷木涂上齋I問題或?qū)⑵溆绊懡抵磷畹?，但是，深次微米IC線寬的不斷縮小要求每個電路板設(shè)計都要考慮 SI問題，SI分析也不再僅僅局限于高速設(shè)計。

 

最近，一家視覺檢測系統(tǒng)制造商的電路板設(shè)計工程師遇到一個令人困惑的現(xiàn)象：有7年歷史的產(chǎn)品在更換了生產(chǎn)線后出了問題，該產(chǎn)品所需的器件同原有設(shè)計大致相同。唯一的不同點在于隨著現(xiàn)代IC制造制程的進(jìn)步，某些IC器件的尺寸大大減小了，速度也高了。那么，造成問題的原因在哪?呢？

 

觀察發(fā)現(xiàn)，新的IC器件將SI問題引入到低速系統(tǒng)之中，而設(shè)計工程師在其原有設(shè)計中從未遇到過類似問題。

 

為盡量縮短開發(fā)周期，設(shè)計工程師正嘗試著在設(shè)計初期就解決SI問題。在低速設(shè)計中，解決此類問題的常用辦法是盡量提出設(shè)計約束條件以防止?jié)撛趩栴}的發(fā)生。只要設(shè)計工程師擔(dān)心某些信號路徑有可能出現(xiàn)問題，他們就會規(guī)定極其嚴(yán)格的參數(shù)來防止最壞情況的發(fā)生。因此，布板的限制條件經(jīng)常迫使設(shè)計工程師在電路板上增加新層來解決串?dāng)_或干擾等SI問題。

 

盡管采用這些方法能夠解決問題，但這會導(dǎo)致產(chǎn)品的最終成本大大提高，而且性能受到限制。在激烈競爭的市場上，成本是否最低、性能是否突出往往意味著產(chǎn)品的成功和失敗。例如，電路網(wǎng)路布線器的客戶過去常用一套陳舊的設(shè)計規(guī)則來解決SI問題。當(dāng)采用由ViewLogic Systems公司開發(fā)的一套SI驗証工具來測試其設(shè)計時，工程師很快就意識到他們配置的設(shè)計約束條件太多。藉由大量的SI分析后，他們決定采用8層板來替代以前的24層板，這樣其制造成本削減了近200萬美元。

 

不僅僅是高速問題

越來越多的設(shè)計工程師發(fā)現(xiàn)SI問題的成因不僅僅是高速設(shè)計。真正的原因不是系統(tǒng)時鐘速率的提高，而是驅(qū)動器上升和下降時間的縮短。隨著制程技術(shù)的進(jìn)步及IC制造商轉(zhuǎn)向采用0.25微米或更小制程，他們所生產(chǎn)的標(biāo)淮元件具有更小的晶片尺寸和越來越快的邊緣速率。邊緣速率的提高最終會導(dǎo)致設(shè)計中高速問題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問題的。

 

此外，當(dāng)IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時，需要開發(fā)新型的封裝技術(shù)。現(xiàn)在， BGA、CSP和MCM等封裝技術(shù)都可根據(jù)設(shè)計要求，在小型封裝內(nèi)提供更多的引腳和更少的封裝寄生參數(shù)。盡管這些新型器件所占面積極小，但它們也有其自身的問題。例如，他們依然需要較長的互連線作為信號線。

圖1：大約每隔三年電晶體門長度就會縮短，而其相應(yīng)的開關(guān)速率會成長約30%
 

即便不考慮系統(tǒng)時鐘速率，高的上升時間和更長的走線長度也讓電路板設(shè)計工程師面臨著嚴(yán)峻的挑戰(zhàn)。只要傳輸線長度引起的延遲超過驅(qū)動器上升/下降時間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時間為1 ns，走線邊緣速率為每英寸2ns，只要走線長度超過1英寸，就會發(fā)生傳輸線問題。眾所周知，走線長度小于1英寸的電路板極為少見。因此，采用上升時間為1ns的設(shè)計肯定會出現(xiàn)高速設(shè)計問題。隨著新型IC制程的出現(xiàn)(見圖1)，情況會變得越來越糟。因為上升時間將很快發(fā)展到1ns以下。實際上，大約每隔三年電晶體門長度就會縮短，而其相應(yīng)的開關(guān)速率會成長約30%。

 

ns級邊緣速率

顯然，邊緣速率為0.5ns、時鐘速率超過400MHz、匯流排速率達(dá)到或超過100MHz的處理器正迫使PC設(shè)計工程師關(guān)注高速設(shè)計問題，但是，即使設(shè)計工程師采用了新型FPGA技術(shù)和基于0.25微米制程的器件，若不進(jìn)行某種高速分析也很難開發(fā)出可以正常工作的設(shè)計。

 

SI問題的表現(xiàn)方式很多。當(dāng)邊緣速率上升時，時序問題首先暴露出來。傳輸線效應(yīng)造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負(fù)尖峰(undershoot)有可能超過規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽略不計，因為在這種系統(tǒng)中信號有足夠的時間達(dá)到穩(wěn)定。但是當(dāng)邊緣速率加快，系統(tǒng)時鐘速率上升時，信號在器件之間的傳輸時間以及同步淮備時間都縮短了。

 

當(dāng)邊緣速率低于1ns時，串?dāng)_問題也出現(xiàn)了。通常在高邊緣速率的高密度電路板中才會出現(xiàn)串?dāng)_問題，其成因是走線之間的藕合。亞納秒級邊緣速率會引起高頻諧振，很容易藕合到鄰近的互連線中，從而造成串?dāng)_，擁有大量高速互連的電路板特別容易產(chǎn)生此類問題。

 

當(dāng)高速器件的邊緣速率低于0.5ns時，電源系統(tǒng)穩(wěn)定性和EMI等問題也隨之產(chǎn)生。來自大容量數(shù)據(jù)匯流排的數(shù)據(jù)交換速率特別快，當(dāng)它在電源層中產(chǎn)生足以影響信號的強波紋時，就會產(chǎn)生電源穩(wěn)定性問題。高速信號也可能產(chǎn)生輻射，EMI因而也成為要關(guān)注的另一個設(shè)計問題(圖2)。

 

電路板的完整設(shè)計

不幸的是，這些高邊緣速率所引起問題在低速電路板設(shè)計中常常被忽視。設(shè)計工程師一般不會在這些設(shè)計中考慮SI問題，所以真正的危險在于當(dāng)仍然存在潛在問題的情況下電路板被送去生產(chǎn)。此外，由于SI問題本身具有不可預(yù)測性，它們有可能在最后的成品電路板測試中也難以發(fā)現(xiàn)。結(jié)果，在產(chǎn)品交付使用很長時間后，這些問題才最終以難以診斷的現(xiàn)場故障問題顯露出來。

 

真正的風(fēng)險在于較高的NRE(非重現(xiàn)工程)成本。每個電路板制造商在其產(chǎn)品的整個生命周期內(nèi)都不得不支付這種NRE費用，此外，電路板制成之后才發(fā)現(xiàn)SI問題所造成的額週邊設(shè)備計修改也會使NRE成本大大增加。

圖2：邊緣速率的上升是引起SI問題的根本原因
 

在電子制造領(lǐng)域有一個廣為接受的公理，即當(dāng)產(chǎn)品從設(shè)計階段進(jìn)入制造階段后，返工成本會呈指數(shù)級成長，產(chǎn)品投入使用后，返工成本會更高。若那些看起來運行正常的電路板設(shè)計在交付給用戶并投入使用后才發(fā)現(xiàn)故障，那么它們給產(chǎn)品開發(fā)成本結(jié)構(gòu)帶來的風(fēng)險要比傳統(tǒng)高速設(shè)計中發(fā)現(xiàn)的SI問題大得多。這些成本不光在額外的返工中直接表現(xiàn)出來，而且也間接地表現(xiàn)在客戶滿意度和信任度的損失方面。

 

總而言之，這些問題要求在電路板的開發(fā)過程中引進(jìn)一種新型安全設(shè)計措施以防止SI問題引入制造過程。為此，ASIC設(shè)計工程師必須將消除SI問題作為與ASIC代工廠商所簽協(xié)議的一部份。由于在定制晶片開發(fā)過程中要承擔(dān)幾十萬美元的NRE風(fēng)險，IC代工廠商強烈要求每個設(shè)計都要藉由嚴(yán)格的SI問題模擬測試，以便在成本和責(zé)任義務(wù)方面保護IC代工廠的利益免受損害。此外，藉由要求設(shè)計工程師提供SI保証，IC制造商不僅可確保能為其客戶提供高品質(zhì)的器件，而且可確保其客戶能夠設(shè)計出具有更高可制造性的晶片。

 

在將一塊電路板送去制造以前，既保証其高速性能又對其進(jìn)行SI驗証測試將對電路板制造商有同樣的好處。如果電路板設(shè)計工程師采用SI驗証方法來測試每個電路板設(shè)計，并將這種測試作為設(shè)計流程的一個固有部份，而不管設(shè)計時鐘是多少，這樣就能保証設(shè)計中的SI問題得到解決。同樣，他們也能向客戶保証，產(chǎn)品投入使用后將不會出現(xiàn)意外的SI問題。此外，如果在設(shè)計過程中認(rèn)真考慮了所有重要的高速布線網(wǎng)路，設(shè)計工程師就不必?fù)?dān)心為解決此類問題對電路板設(shè)計做出的約束條件是否已經(jīng)足夠，在布板之后進(jìn)行SI驗証就可以消除出現(xiàn)SI問題的風(fēng)險。

 

什么類型的模擬能為SI驗証提供最佳的解決方案呢？理想的模擬工具應(yīng)是一次能對電路板上的所有信號進(jìn)行分析，而不是只分析幾個布線網(wǎng)路。它應(yīng)當(dāng)包含一個完整的帶損耗傳輸線模型。為簡化SI問題的分析，它還能提供廣泛而詳細(xì)的報告，并且能直觀地將某種故障同某種元件或互連線聯(lián)系起來。最后，它能提供大量的假設(shè)性分析以幫助設(shè)計工程師選擇最佳的系統(tǒng)拓樸、線端接和驅(qū)動器/接收器。

 

本文總結(jié)

在一個帶有約束條件的布線布局方法中，新型EDA技術(shù)有助于最大程度地減少重復(fù)設(shè)計的次數(shù)。Viewlogic的ePlanner工具能夠幫助設(shè)計工程師在設(shè)計進(jìn)入后端布板系統(tǒng)之前建立PCB拓樸原型。這種工具包含一種圖形化的設(shè)計空間探測和互連規(guī)劃設(shè)計環(huán)境，可讓設(shè)計工程師進(jìn)行高速信號電路板設(shè)計策略的假設(shè)性分析，并為布線器配置設(shè)計淮則。

 

當(dāng)然，最佳的長期解決方案是將SI分析移到設(shè)計過程的前端進(jìn)行，并將其與布線布局功能整合在一起，盡管這種長期解決方案目前還不能實現(xiàn)，但至少電路板在進(jìn)入制造階段之前進(jìn)行SI問題認(rèn)証和SI驗証測試應(yīng)當(dāng)成為每個高速電路板設(shè)計過程中必不可少的一步。