今天的CMOS技術(shù)能讓一顆FPGA元件擁有多個I/O介面。同時，近幾年來，低功耗也已開始成為高速I/O介面的主流概念。降低功耗的最有效途徑就是降低電壓，而電壓降低就會導(dǎo)致I/O介面所允許的雜訊余量變小。因此，對FPGA用戶而言，量化晶片、封裝和PCB環(huán)境下的系統(tǒng)級同步開關(guān)雜訊(SSN)就顯得十分必要。

 

本文對SSN進行了系統(tǒng)性介紹，著重介紹由FPGA輸出緩沖導(dǎo)致的SSN。這種雜訊通常被稱為同步開關(guān)輸出雜訊(SSO)，與輸入緩沖導(dǎo)致的SSN不同。本文介紹了系統(tǒng)級SSO的成因，并提出了一種分層的系統(tǒng)級SSO建模方法。同時，本文還講解了如何將SSO模型與頻域和時域測量關(guān)聯(lián)，并提出幾種減少SSO的PCB設(shè)計方法。

 

系統(tǒng)級SSO的形成機制

帶FPGA的PCB是一個復(fù)雜的系統(tǒng)，可將其分為包含主動電路的晶片部份、具有嵌入式被動元件的支撐走線的封裝部份，以及為FPGA與外部提供連接的電路板部份。在此類系統(tǒng)中，要想弄清晶片內(nèi)部的雜訊特性很困難。因此，對與FPGA相連的PCB走線近端和遠端的SSO進行量化就顯得很有價值。有兩大因素會造成SSO：電源分配網(wǎng)路(PDN)的阻抗和開關(guān)I/O之間的互感藕合。

 

從系統(tǒng)的角度來說，PDN中包含晶片級、封裝級和板卡級的元件，這些元件共同為CMOS電路供電。當一定數(shù)量的CMOS輸出驅(qū)動電路同時打開時，就會有很大電流瞬間涌入PDN的感性電路元件中，產(chǎn)生一個delta-I壓降?；ミB結(jié)構(gòu)會產(chǎn)生寄生電感，如球柵陣列封裝上的電源焊球和PCB中的電源過孔。這種快速變化的電流還會在電源/接地平面對之間激勵起放射狀的電磁波，電磁波從PCB的平面邊緣反射回來，在電源/接地平面之間產(chǎn)生諧振，因而導(dǎo)致電壓波動。

 

造成SSO的另一個重要原因是互感藕合，尤其是在晶片封裝/PCB邊沿周圍產(chǎn)生的互感藕合。晶片BGA封裝上的焊球與PCB上的過孔都屬于緊藕合的多導(dǎo)線結(jié)構(gòu)。每個I/O焊球及其相應(yīng)的PCB過孔與離它最近的接地焊球和接地過孔構(gòu)成一個閉合回路。當多個I/O埠的狀態(tài)同時發(fā)生變化時，會有瞬態(tài)I/O電流流過這些訊號回路。這種瞬態(tài)I/O電流又會產(chǎn)生時變的磁場，并侵入鄰近的訊號回路造成感應(yīng)電壓雜訊。

 

一個優(yōu)秀的SSO模型應(yīng)能展現(xiàn)SSO的基本形成機制。圖1為一個用于預(yù)測PCB中SSO的分層模型。在晶片級，我們需要的是能在有限復(fù)雜度下提供電源線和訊號線上精確電流分佈的輸出緩沖模型。在封裝級，為簡單起見，可利用建模工具分別得到PDN模型和訊號藕合模型，但應(yīng)謹慎考慮PDN和訊號藕合模型之間的相互影響。這兩個模型連接了晶片封裝上凸點端的輸出緩沖模型和焊球端的PCB級模型。PCB的PDN模型通常包含電源/接地平面和其上的大容量/去藕電容，而PCB的訊號藕合模型中則包含一個緊藕合的過孔陣列和不同訊號層上的松藕合訊號走線。這兩個PCB級模型的交互效應(yīng)出現(xiàn)在PCB過孔陣列中，感性串擾正是從這里將雜訊帶入PDN模型，delta-I雜訊反過來會降低I/O訊號品質(zhì)。這種分層建模方法合理地保持了模擬精密度，同時也提高了此類復(fù)雜系統(tǒng)的運算效率。

 

圖1：帶FPGA的PCB的SSO模型示意圖。

 

透過PCB設(shè)計減少SSO

以下將針對搭載了FPGA的印刷電路板介紹兩種以SSO產(chǎn)生機制來減少SSO的基本設(shè)計方法。

 

1. 減少感性藕合的設(shè)計方法

模擬結(jié)果顯示，晶片封裝/PCB介面上的感性藕合是導(dǎo)致SSO波形中高頻尖峰的元兇。一個大小為t×d的訊號回路由一個訊號過孔和距其最近的接地過孔組成，這個回路的大小就代表著了感性藕合的強弱，如圖2所示。I/O干擾回路的面積越大，產(chǎn)生的磁場就越容易侵入鄰近的被干擾回路。被干擾I/O訊號回路的面積越大，也就更容易受其他I/O回路干擾。因此，要降低串擾和參數(shù)t，設(shè)計中就應(yīng)注意采用較薄的PCB，而且PCB上的關(guān)鍵I/O應(yīng)從較淺的訊號層引出。同時，設(shè)計師還可透過縮短I/O過孔與接地過孔之間的距離來減少串擾。在圖中所示的設(shè)計中，設(shè)計師專門將一對I/O焊盤連到了地平面和VCCIO平面，以減少干擾接腳和被干擾接腳相應(yīng)的訊號回路面積。

 

圖2：訊號回路的示意圖。

 

為評估本方法的有效性，我們對FPGA I/O Bank1和Bank2進行了兩次測量，如圖3所示。這兩個Bank中的所有I/O埠都配置為電流強度12mA的LVTTL 2.5V介面，并透過50Ω帶狀線與10pF的電容端接。

 

圖3：I/O Bank 1和I/O Bank 2的接腳映射圖。

 

在Bank1中，接腳AF30是被干擾接腳。在FPGA設(shè)計中，將W24、W29、AC25、AC32、AE31和AH31這6個接腳透過編程設(shè)置為邏輯‘0’，它們透過過孔連接到PCB的接地平面。U28、AA24、AA26、AE28和AE30這5個接腳則透過編程設(shè)置為邏輯‘1’，并連接到PCB的VCCIO平面。其他68個I/O埠以10MHz頻率同時發(fā)生狀態(tài)轉(zhuǎn)換，因此是產(chǎn)生干擾的接腳。為了進行比較，Bank2中沒有將W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30這些I/O透過編程設(shè)置為接地腳或VCCIO腳，只是將其空置，其他68個I/O仍然同時開關(guān)，如圖3所示。

 

實驗測試顯示Bank1中AF30上的地彈(ground bounce)已比Bank 2中的G30降低了17%，電壓下陷(power sag)也減少了13%。模擬結(jié)果也驗證了這一改善。由于可編程接地接腳的出現(xiàn)縮短了干擾回路和被干擾回路的距離d，因此SSO的減少是預(yù)料中的，如圖2所示。然而，由于晶片封裝中的訊號回路面積無法減少，所以改善程度也有限。

 

2. 透過合理設(shè)計減少PDN阻抗

PCB上介面處VCCIO和接地接腳之間的阻抗，是評估一顆FPGA晶片PDN性能的最重要標淮。透過采用有效的去藕策略，并使用較薄的電源/接地平面對可減少這一輸入阻抗。但最有效的方法還是縮短將VCCIO焊球連接至VCCIO平面的電源過孔的長度。而且，縮短電源過孔也會減少其與鄰近接地過孔構(gòu)成的回路，使這一回路較不易受干擾I/O回路狀態(tài)變化的影響。因此，設(shè)計時應(yīng)將VCCIO平面安排在離PCB頂層更近的位置。

 

本文小結(jié)

本文對裝有FPGA的PCB上的同步開關(guān)雜訊模擬進行了全面分析。分析結(jié)果顯示，封裝和PCB介面上的串擾與封裝和PCB上的PDN阻抗分佈是SSO的兩個重要成因。

 

相關(guān)模型適用于幫助PCB設(shè)計師減少SSO，實現(xiàn)更優(yōu)秀的PCB設(shè)計。文中還介紹了幾種降低SSO的方法。其中，合理分配訊號層并充分利用可編程的接地/電源接腳可幫助減少PCB級的感性串擾，將VCCIO安排在PCB迭層中較淺的位置也可降低PDN阻抗。